Laporan Akhir 1 Modul 2

 

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian

4. Prinsip Kerja

5. Video Percobaan

6. Analisis

7. Download

1. Jurnal [Kembali]

2. Alat dan Bahan [Kembali]

  A. Alat dan Bahan (Modul De Lorenzo)

        

        1. Jumper

            2. Panel DL 2203D 

            3. Panel DL 2203C 

            4. Panel DL 2203S

      

    B. Alat dan Bahan (Proteus)

        1. IC 74LS112 (JK filp flop)

     

            2. Power DC

           3. Switch (SW-SPDT)

          4.  Logicprobe atau LED

3. Rangkaian [Kembali]

Rangkaian Percobaan 1

4. Prinsip Kerja [Kembali]

Pada rangkaian J-K Flip Flop, clock aktif rendah mengharuskan clock bernilai 0 agar rangkaian dapat aktif, namun dengan nilai input R dan S sebesar 1, rangkaian tetap tidak aktif, dengan output Q = 0 dan Q' = 1. Input J dan K tidak aktif karena syarat nilai inputnya belum terpenuhi (harus bernilai 0). Pada rangkaian D Flip Flop, clock aktif tinggi dengan input D = 1, sehingga rangkaian aktif dengan output Q = 1 dan Q' = 0.

5. Video Percobaan [Kembali]

6. Analisis [Kembali]

1.  Analisa input dan output pada masing masing kondisi, buatlah prosesnya menggunakan rangkaian Flip Flop

=

• Kondisi 1 (B0= 0, B1= 1, dan B2-B6=X (dont care)
  Pada kondisi ini, yang paling berpengaruh adalah S dan R yang bersifat active low, dimana kondisi aktif adalah R sehingga output Q=0 dan Q'=1.
• Kondisi 2 (B0=1, B1=0, dan B2-B6=X (diabaikan))
  Pada kondisi ini, faktor yang paling berpengaruh adalah S dan R yang bersifat active low. Dalam hal ini, S aktif, sehingga menghasilkan Q=1 dan Q'=0.
• Kondisi 3 (B0 dan B1=0, dan B2-B6=X (diabaikan))
  Pada kondisi ini, S dan R yang bersifat active low menjadi faktor utama. Keduanya aktif, menyebabkan Q dan Q' berlogika 1. Ini merupakan kondisi terlarang karena Q dan Q' seharusnya memiliki logika berlawanan, tetapi pada situasi ini keduanya sama.
• Kondisi 4 (B0, B1, B6=1, B2, B4, B5=0, B3=Clock)
  Dalam kondisi ini, S dan R tidak aktif, sehingga output bergantung pada J, K, dan Clock. Output pada J-K flip-flop adalah Q=0 dan Q'=1, sesuai dengan sifat J-K flip-flop yang memiliki kondisi terlarang. Pada D flip-flop, outputnya juga Q=0 dan Q'=1.
• Kondisi 5 (B0, B1, B4, B5=1, B2, B6=0, dan B3=clock)
  Pada kondisi ini, S dan R tidak berperan, dan output ditentukan oleh J, K, serta Clock. Pada J-K flip-flop, outputnya adalah Q=0 dan Q'=1. Sedangkan pada D flip-flop, karena Clock tidak aktif, output tetap Q=0 dan Q'=1.
• Kondisi 6 (B0, B1, B2=1, B3=clock, B4=0, B5=diabaikan, dan B6=0)
  Untuk J-K flip-flop, S, R, dan K tidak aktif, sehingga outputnya Q=1 dan Q'=0. Pada D flip-flop, clock tidak aktif, sehingga output tidak berubah, tetap Q=0 dan Q'=1.
• Kondisi 7 (B0, B1, B2, B4=1, B3=clock, dan B5, B6=diabaikan)
  Dalam kondisi ini, output mengalami toggle karena input yang masuk adalah sinyal clock, dan outputnya akan terus beralih antara Q dan Q' yang saling berlawanan.

2. Analisa input dan output pada perbedaan yang terdapat antara JK dan D Flip-Flop

= berdasarkan percobaan dapat disimpulkan JK Flip-flop memiliki kemampuan untuk merespons input J, K, serta clock, dan dapat menghasilkan kondisi toggle serta menghadapi kondisi terlarang, sedangkan D Flip-flop lebih sederhana, hanya merespons input D dan clock, tanpa mengalami kondisi terlarang atau toggle. Output D flip-flop bergantung secara langsung pada input D dan akan menahan output ketika clock tidak aktif

7. Download [Kembali]

• Datasheet  IC 74LS112 (J-K Flip Flop) klik disini
• Datasheet IC 7474 (D Flip Flop) klik disini
• Datasheet Switch klik disini